数字系统设计与Verilog HDL 第6版 王金明 数字逻辑设计 电子信息9787121300974电子工业出版社书籍.

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基本信息

书名:数字系统设计与Verilog HDL

定价：49.(咨询特价)

作者:王金明

出版社：电子工业出版社

出版日期：2016-10-1 

ISBN(咨询特价)

编码：ljy

页码：391

版次：第6版

装帧：平装

开本：16

目录

第1章EDA技术概述 1
1.1EDA技术及其发展 1
1.2Top—down设计与IP核复用 4
1.2.1Top—down设计 4
1.2.2Bottom—up设计 5
1.2.3IP复用技术与SoC 5
1.3数字设计的流程 7
1.3.1设计输入 7
1.3.2综合 9
1.3.3布局布线 9
1.3.4仿真 10
1.3.5编程配置 10
1.4常用的EDA软件工具 10
1.5EDA技术的发展趋势 14
习题115
第2章FPGA／CPLD器件 16
2.1PLD器件概述 16
2.1.1PLD器件的发展历程 16
2.1.2PLD器件的分类 17
2.2PLD的基本原理与结构 19
2.2.1PLD器件的基本结构 19
2.2.2PLD电路的表示方法 20
2.3低密度PLD的原理与结构 21
2.4CPLD的原理与结构 26
2.4.1宏单结构 26
2.4.2典型CPLD的结构 27
2.5FPGA的原理与结构 30
2.5.1查找表结构 30
2.5.2典型FPGA的结构 32
2.5.3Cyclone IV器件结构 35
2.6FPGA／CPLD的编程件 38
2.7边界扫描测试技术 42
2.8FPGA／CPLD的编程与配置 44
2.8.1在系统可编程 44
2.8.2FPGA器件的配置 45
2.8.3Cyclone IV器件的编程 46
2.9FPGA／CPLD器件概述 49
(咨询特价)FPGA／CPLD的发展趋势 52
习题253
第3章Quartus Prime使用指南 54
3.1Quartus Prime原理图设计 55
3.1.1半加器原理图设计输入 55
3.1.21位全加器设计输入 60
3.1.31位全加器的编译 61
3.1.41位全加器的仿真 63
3.1.51位全加器的下载 67
3.2基于IP核的设计 71
3.2.1模24方向可控计数器 71
3.2.24×4无符号数乘法器 78
3.3SignalTap II的使用方法 84
3.4Quartus Prime的优化设置与时序分析 88
习题393
实验与设计 95
3—1简易数字钟 95
3—2m序列发生器 97
3—38位带符号乘法器 97
3—4用常量模块实现补码转换幅度码电路 101
第4章Verilog设计初步 102
4.1Verilog简介 102
4.2Verilog模块的结构 103
4.3Verilog基本组合电路设计 107
4.3.1用Verilog设计基本组合电路 107
4.3.2用Verilog设计加法器 107
4.4Verilog基本时序电路设计 110
4.4.1用Verilog设计触发器 110
4.4.2用Verilog设计计数器 111
习题(咨询特价)
实验与设计 113
4—1Synplify Pro综合器的使用方法 113
4—2Synplify综合器的使用方法 117
第5章Verilog语法与要素 119
5.1Verilog语言要素 119
5.2常量 120
5.2.1整数（Integer） 120
5.2.2实数（Real） 122
5.2.3字符串（Strings） 122
5.3数据类型 123
5.3.1net型 123
5.3.2variable型 124
5.4参数 126
5.5向量 128
5.6运算符 130
习题(咨询特价)
实验与设计 135
5—1用altpll锁相环宏模块实现倍频和分频 135
第6章Verilog行为语句 140
6.1过程语句 140
6.1.1always过程语句 141
6.1.2initial过程语句 144
6.2块语句 145
6.2.1串行块begin—end 145
6.2.2并行块fork—join 146
6.3赋值语句 147
6.3.1持续赋值与过程赋值 147
6.3.2阻塞赋值与非阻塞赋值 148
6.4条件语句 149
6.4.1if—else语句 150
6.4.2case语句 151
6.5循环语句 155
6.5.1for语句 156
6.5.2repeat、while、forever语句 157
6.6编译指示语句 159
6.7任务与函数 160
6.7.1任务（task） 160
6.7.2函数（function） 162
6.8顺序执行与并发执行 166
习题(咨询特价)
实验与设计 167
6—14×4矩阵键盘检测电路 167
第7章Verilog设计的层次与风格 170
7.1Verilog设计的层次 170
7.2门级结构描述 170
7.2.1Verilog HDL内置门件 171
7.2.2门级结构描述 173
7.3行为描述 174
7.4数据流描述 175
7.5不同描述风格的设计 176
7.5.1半加器设计 176
7.5.21位全加器设计 177
7.5.34位加法器设计 179
7.6多层次结构电路的设计 179
7.7基本组合电路设计 182
7.7.1门电路 182
7.7.2编译码器 182
7.7.3其他组合电路 184
7.8基本时序电路设计 185
7.8.1触发器 185
7.8.2锁存器与寄存器 185
7.8.3计数器与串并转换器 187
7.8.4简易微处理器 188
7.9三态逻辑设计 190
习题(咨询特价)
实验与设计 192
7—1数字表决器 192
7—2FIFO缓存器设计 195
第8章Verilog有限状态机设计 199
8.1有限状态机 199
8.2有限状态机的Verilog描述 201
8.2.1用三个过程描述 202
8.2.2用两个过程描述 203
8.2.3单过程描述方式 205
8.3状态编码 207
8.3.1常用的编码方式 207
8.3.2状态编码的定义 211
8.4有限状态机设计要点 213
8.4.1复位和起始状态的选择 213
8.4.2多余状态的处理 213
习题(咨询特价)
实验与设计 215
8—1流水灯控制器 215
8—2汽车尾灯控制器 217
8—3状态机A／D采样控制电路 218
8—4用状态机实现字符液晶显示控制 219
第9章Verilog设计进阶 226
9.1加法器设计 226
9.1.1级连加法器 226
9.1.2数据流描述的加法器 227
9.1.3超前进位加法器 228
9.1.4流水线加法器 229
9.2乘法器设计 230
9.2.1并行乘法器 230
9.2.2移位相加乘法器 232
9.2.3布斯乘法器 234
9.2.4查找表乘法器 237
9.3奇数分频与小数分频 237
9.3.1奇数分频 237
9.3.2半整数分频与小数分频 239
9.4VGA图像的显示与控制 241
9.4.1VGA图像显示原理与时序 241
9.4.2VGA图像显示与控制的实现 244
9.5点阵式液晶显示控制 250
9.6乐曲演奏电路 255
习题(咨询特价)
实验与设计 262
9—1数字跑表 262
9—2实用多功能数字钟 269
第10章Verilog设计的优化 278
10.1设计的可综合性 278
10.2流水线设计技术 280
10.3资源共享 284
10.4过程 286
10.5阻塞赋值与非阻塞赋值 288
习题(咨询特价)
实验与设计 292
10—1小数分频 292
10—2如何在FPGA设计中消除毛刺 294
10—3消抖动电路 297
第11章Verilog Test Bench与仿真 298
11.1系统任务与系统函数 298
11.2用户自定义件 302
11.2.1组合电路UDP件 303
11.2.2时序逻辑UDP件 304
11.3延时模型的表示 306
11.3.1时间标尺定义`timescale 306
11.3.2延时的表示与延时说明块 307
11.4TestBench测试平台 308
11.5组合和时序电路的仿真 310
11.5.1组合电路的仿真 310
11.5.2时序电路的仿真 312
习题(咨询特价)
实验与设计 314
11—1用ModelSim SE仿真8位二进制加法器 314
11—2用ModelSim SE仿真乘累加器 322
第12章Verilog语言的发展 324
12.1Verilog—2001语法结构 324
12.1.1语法结构的扩展与增强 324
12.1.2设计管理 330
12.1.3系统任务和系统函数的扩展 332
12.1.4VCD文件的扩展 335
12.2Verilog—2002语法结构 336
12.2.1硬件单建模 337
12.2.2属性 340
12.2.3编程语言接口 344
习题(咨询特价)
第13章通信与信号处理设计实例 346
13.1m序列发生器 346
13.1.1m序列的原理与性质 346
13.1.2m序列产生器设计 348
13.2Gold码 350
13.2.1Gold码的原理与性质 350
13.2.2Gold码产生器设计 351
13.3CRC校验码 353
13.4FSK解调 355
13.5数字过零检测与等精度频率测量 358
13.5.1数字过零检测法 358
13.5.2等精度频率测量 359
13.6QPSK调制器的FPGA实现 362
13.7FIR数字滤波器 365
习题(咨询特价)
实验与设计 369
13—1信号音产生器 369
13—2异步串行接口（UART） 376
附录AVerilog HDL（IEEE Std 1364—1995）关键字 382
附录BVerilog HDL（IEEE Std 1364—2001）关键字 383
附录CDE2—115介绍 384
附录D有关术语与缩略语 386
参考文献 391

内容提要

本书根据EDA课程教学要求，以提高数字设计能力为目的，系统阐述FPGA数字系统开发的相关知识，主要内容括EDA技术概述、FPGA/CPLD器件、Verilog硬件描述语言等。全书以Quartus Prime、Synplify Pro软件为平台，以Verilog—1995和Verilog—2001语言标准为依据，以可综合的设计为重点，通过大量经过验证的数字设计实例，阐述数字系统设计的方法与技术，由浅入深地介绍Verilog工程开发的知识与技能。本书的特点是：着眼于实用，紧密教学实际，实例丰富。全书深入浅出，概念清晰，语言流畅。